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Analyse und Entwicklung eines realitätsabbildenden DRAM-Controllers

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Konventionell sind Steuergeräte in Automobilen mit Prozessoren ausgestattet, die hauptsächlich ihre Daten aus schneller SRAM-Speichern beziehen. Da neue Anwendungen wie das (teil-)autonome Fahren aber mehr Rechenleistung benötigt, wird es erforderlich, bereits in der Vorserien-Simulation die Betrachtung von DRAM-Speichern durchzuführen. Hierzu muss in der Arbeit ein Modell eines DRAM-Speichers erstellt und die Anwendbarkeit gegenüber vorliegenden DRAM-Controllern gezeigt werden. Insbesondere soll herausgearbeitet werden, welche Parameter zur Vorhersage der Geschwindigkeit besonders von Bedeutung sind.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundlagen Rechnerarchitektur
  • Kenntnisse in C/C++

Bearbeitungszustand:
Die Arbeit ist noch offen.

Bestimmung des Energieverbrauchs von Ultra-Low-Power Prozessoren für autonomes Fahren

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Für das autonome Fahren werden Rechnerarchitekturen benötigt, die eine hohe Rechenleistung für Algorithmen aus der Sensorverarbeitung und der künstlichen Intelligenz aufweisen. Allerdings stellt die Umgebung im Automobil zusätzliche Anforderungen an die Hardware. In der Arbeit geht es darum, den Energiebedarf für unterschiedliche Ultra-Low-Power Prozessoren simulativ abzuschätzen und den bezüglich des Energieverbrauchs optimalen Prozessor für bestimmte Algorithmen zu finden. Hierzu können Werkzeuge, wie McPAT (Multicore Power, Area and Timing) verwendet werden, die eine solche Analyse ermöglichen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse der Rechnerarchitektur
  • Grundverständnis der Rechnersimulation

Bearbeitungszustand:
Die Arbeit ist noch offen.

Dividierer-Algorithmen für Redundante Zahlendarstellungen

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Knödtel, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27004, Fax +49 9131 85 27912, E-Mail: johannes.knoedtel@fau.de

Beschreibung der Arbeit:
Redundante Zahlendarstellungen haben komplexitätstechnisch (Fläche,
Geschwindigkeit) Vorteile gegenüber der regulären binären Darstellung, z.B.
ist eine Addition in O(1) Gatterlaufzeiten möglich. Um den Funktionsumfang der ALU unseres
Forschungsprojekts zu vervollständigen, soll ein Dividerer-Algorithmus,
basierend auf bestehenden funktionalen Blöcken, implementiert und evaluiert werden.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Einheitlicher Adressraum für Near-Memory-Beschleuniger

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Für die Programmierung heterogener Systeme sind Ansätze entwickelt worden, die einen globalen Adressraum vorrausetzen. Erweitert man diese Prinzipien auf Near-Memory-Computing, so ist eine sogenannte IO-MMU (also eine MMU für die Ein- und Ausgabe) notwendig. Ziel dieser Arbeit ist für den RISC-V Prozessor eine solche IO-MMU bereit zu stellen.
Konzeption: 40%
Implementierung: 50%
Evaluation: 10%
Bearbeitungszustand:
Die Arbeit ist noch offen.

Emulation von HSA-Hardware (HSAEMU)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen.
Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Da die FPGA-Karten jedoch relativ kostenintensiv sind, ist es insbesondere für die Analyse ob und inwieweit eine Anwendung von einem FPGA profitieren kannn, nicht sinnvoll diesen Test direkt auf der echten Hardware durchzuführen. Aus diesem Grund, soll es mit Hilfe einer Simulationsumgebung für jeden (OpenSource) möglich sein, die eigene Anwendung zu analysieren ob sich eine Beschleunigung mittels HSA und FPGAs lohnt. Die Arbeit beschäftigt sich mit der Konzeption einer solchen Umgebung und mit der prototypischen Umsetzung.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Energieanalyse auf Instruktionsebene für eingebettete Prozessoren (EnergieInstr)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de
Beschreibung der Arbeit:
Insbesondere in eingebetteten Systemen spielt eine geringe Energieaufnahme eine sehr wichtige Rolle. Dabei kommt es nicht nur auf gute Architekturen, sondern auch auf eine geschickte Programmierung an. Am Lehrstuhl wurde deswegen eine Methodik entwickelt, welche es ermöglicht, für eingebettete Prozessoren die zu erwartende Ernergieaufnahme auf Instruktionsebene zu simulieren. Dieser Simulator soll nun hinsichtlich wichtiger Elemente erweitert werden, wie beispielsweise Cache-Verhalten, FPU, Sprungverhalten und Busstruktur.
Ausrichtung:
  • 30% Grundlagen

  • 50% Programmierung

  • 20% Praktische Analyse

Bearbeitungszustand:
Die Arbeit ist noch offen.

Entwicklung einer austauschbaren Cacheimplementierung zum Einsatz in Emulationen

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Die Evaluationen unterschiedlicher Caches eingebetteter Prozessoren ist bislang schwierig. Für die Evaluation im Umfeld von Fahrerassistenzsystemen soll dafür ein generisches Simulationsmodul entwickelt werden, das während der laufenden Simulation zwischen unterschiedlichen Caches umschalten kann (oder Caches sogar komplett deaktiviert). Dieses soll kompatibel mit gängigen Open-Source-Simulatoren sein und für die Beurteilung von heterogenen Systemen für zukünftige autonome Fahrzeuge zum Einsatz kommen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse der Rechnerarchitektur
  • Grundkenntnisse in C++

Bearbeitungszustand:
Die Arbeit ist noch offen.

Entwicklung einer Heuristik zum Abbilden der Laufzeiteigenschaften einer aktuellen Out-of-Order-Prozessorarchitektur

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
Die Automobilindustrie nutzt Simulatoren zur Entwicklung der Softwarekomponenten. Dadurch ist es möglich, Hard- und Software parallel zu implementieren. Um bereits vor Fertigstellung der Software eine Aussage über die Performance treffen zu können, ist es aber nötig, Informationen über die Laufzeiteigenschaften treffen zu können. Um eine schnelle Simulation zu gewährleisten, kann dies mit einer Heuristik geschehen, die aktuelle Out-of-Order-Architekturen (z.B. basierend auf den Instruktionssätzen von ARM oder RISC-V) approximiert. Ziel der Arbeit ist es, eine solche Heuristik umzusetzen und zu bewerten.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
Kenntnisse in:
  • Rechnerarchitektur

  • C/C++

Bearbeitungszustand:
Die Arbeit ist noch offen.

Entwurf einer Codeanalyse im Just-In-Time-Compiler

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
Die Bestimmung von Laufzeiten mithilfe von Emulatoren stellt große Herausforderungen an die dahinter liegenden Simulationsmodelle. Da eine Betrachtung jeder einzelnen Instruktion die Vorteile eines Just-In-Time-Compilers zunichte macht, soll in dieser Arbeit eine Analyse auf Grundblock- bzw. Translation Block-Granularität durchgeführt werden und mit dem konventionellen Ansatz verglichen werden.
Hierzu soll QEMU herangezogen und dementsprechend angepasst werden. Als Vorlage können die am Lehrstuhl vorgenommenen Anpassungen zur Umsetzung einer konventionellen Analyse verwendet werden.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Kenntnisse in C/C++
  • Grundlagen von Rechnerarchitekturen

  • Grundlagen von Kontrollflussanalysen

Bearbeitungszustand:
Die Arbeit ist noch offen.

Evaluating the SHA instruction set extensions to speed up Bitcoin-transaction processing

Art der Arbeit:
Bachelor Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Bearbeitungszustand:
Die Arbeit ist noch offen.

Evaluation of the applicability interval simulation to RISC-V compatible processors

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
There are multiple different approaches to simulate processor architectures and determine certain nonfunctional properties like time and energy. Interval simulation is a promising method for complex out-of-order processors. The Sniper simulator already implements it for x86 compatible CPUs. For this thesis, an evaluation has to be done regarding the applicability of this approach to RISC-V compatible processors. As reference hardware, the Berkeley Out-of-Order machine can be used or an in-house out-of-order implementation.
(Die Arbeit ist auch auf deutsch verfügbar)
Bearbeitungszustand:
Die Arbeit ist noch offen.

GPU auf FPGA (GPUonFPGA)

Art der Arbeit:
Diplom-/Master-/Projektarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Heterogene Systeme gewinnen heutzutage zunehmend an Bedeutung, da diese eine sehr viel bessere Performance pro Watt bieten als konventionelle, homogen aufgebaute parallele Rechensysteme.
Dabei sind in Zukunft jedoch nicht nur GPUs sondern auch FPGAs ein wichtiger Bestandteil, sowohl im HPC wie auch im embedded Bereich.
Applikationsspezifische Schaltungen
erzielen dabei die größte Performance, sind jedoch nicht so flexibel einsetzbar wie GPUs. Aus diesem Grund können auf FPGAs auch GPU-ähnliche Beschleuniger eingesetzt werden, um das Beste aus beiden Welten zu verbinden. Eine solche Implementierung ist die sogenannte FGPU [1], die als Open Source Beschreibung verfügbar ist. Ziel dieser Arbeit ist das Evaluieren und Integrieren dieses Beschleunigers in ein bestehendes heterogenenes System auf Basis der Heterogeneous System Architecture
(HSA) Foundation [2].
1 (https://github.com/malkadi/FGPU)
2 (http://www.hsafoundation.com/)
Bearbeitungszustand:
Die Arbeit ist noch offen.

High-Level-Synthesis für HSA (HSAHLS)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen.
Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Für die Generierung der Architektur innerhalb des FPGAs wurde ein High-Level-Synthese-Tool (HLS) vom Lehrstuhl entwickelt um aus modernen parallelen Programmiersprachen (OpenCL, Cuda, C++AMP) Hardware zu generieren. Zum jetzigen Zeitpunkt sind jedoch noch nicht alle Befehle umgesetzt. Ferner besteht noch Optimierungsbedarf bei der Generierung der HW-Ressourcen. Aus diesem Grund soll das genannte HLS Tool um weitere Befehle erweitert werden. Ferner soll evaluiert werden, mit welchen Architektur-Eigenschaften sich eine weitere Beschleunigung erzielen lässt.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Implementierung einer Load/Store-Queue für ReRAM-basierte Registerfiles

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Knödtel, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27004, Fax +49 9131 85 27912, E-Mail: johannes.knoedtel@fau.de

Beschreibung der Arbeit:
Nicht-flüchtige Speicherelemente haben meist den Nachteil, dass Sie langsamer
als ihre flüchtigen Gegenstücke sind, haben aber den Vorteil, dass auch ohne
Spannungsversorgung der Zustand der Schaltung erhalten bleibt. Um derartige
Technologien sinnvoll in Registerfiles regulärer CPUs einsetzen zu können
müssen Vorkehrungen getroffen werden um diesen Nachteil auszugleichen. Hierzu
soll eine Load/Store-Queue implementiert und evaluiert werden, welche die
Zugriffe puffert und so Latenzen versteckt.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Implementierung eines Benchmarking-Frameworks für Multi- und Many-Core CPUs

Art der Arbeit:
Master Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Beschreibung der Arbeit:
Ziel ist es, ein Framework für automatisierte Messungen zu erstellen, das u.a. folgende wichtige Merkmale eines Prozessors erfasst: Instruktionsdurchsatz und -latenz; Cache- und Speicherbandbreiten und -latenzen; Bandbreite in Abhängigkeit verschiedener Speicherzugriffsmuster; Performance für wichtige Benchmarks (HPCG, HPL, Graph500).
Konzept und Prototyp des Benchmarking-Frameworks existieren bereits. Ziel der Arbeit ist es, eine saubere Implementierung zu erstellen und zu testen.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Untersuchung des NEC Aurora TSUBASA Vektorprozessors

Art der Arbeit:
Master Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Beschreibung der Arbeit:
In der Arbeit soll das Performance- und Energieverhalten der neuen NEC Aurora TSUBASA Architektur (https://www.nec.com/en/global/solutions/hpc/sx/vector_engine.html) mit Hilfe verschiedener, zum Teil während der Arbeit entwickelter, Benchmarks untersucht werden.
Empfohlene Vorraussetzungen: Gute Linux- und C-Kenntnisse, Aufbau von Rechnerarchitekturen (z.B. VL GRa oder RA), Erfahrung mit Benchmarking (z.B. RA-RÜ, PTfS, SoCuPra)
Schlagwörter:
Performance, Modeling, NEC, TSUBASA
Bearbeitungszustand:
Die Arbeit ist noch offen.