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Analyse von Algorithmen für die Verarbeitung von Sensordaten autonomer Fahrzeuge

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
Autonome Fahrzeuge sind die nächsten großen Innovationen in der Automobilindustrie. Diese benötigen neue leistungsfähige, aber auch sparsame Prozessorarchitekturen, um eine Umgebungsanalyse durchzuführen. Hierzu müssen Daten von beispielsweise Radar- und Lidarsensoren verarbeitet werden, aber auch Kamerabilder können verwendet werden. Aufgabe der Arbeit ist, eine Analyse diverser Algorithmen im Bezug auf Lokalisierung, Objekterkennung und Objektverfolgung für obige Sensortypen durchzuführen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
Als Voraussetzung ist in erster Linie eine eigenständige Arbeitsweise erforderlich.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Anpassung und Evaluation eines Open Source Prozessorkerns für FPGAs

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Quelloffene Prozessorkerne bieten ganz neue Möglichkeiten zur Evaluierung von Flaschenhälsen innerhalb einer CPU. Aus diesem Grund soll in der Arbeit ein RISC-V-Prozessor (z.B. Rocket-Chip oder BOOM) auf einem alleinstehenden FPGA umgesetzt. Hierbei ist es möglich dies auf einem Virtex-FPGA mit neuster Speichergeneration (HBM-Speicher) durchzuführen. Dabei muss unter anderem auch ein Ansatz entwickelt werden, dem FPGA Programme zur Verfügung zu stellen. Performanceanalysen und ein Vergleich zu herkömmlichen Systemen sollen Bestandteil der schriftlichen Ausarbeitung sein.
Konzeption: 20% Implementierung: 50% Analyse/Bewertung: 30%
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
Kenntnisse in:
  • Rechnerarchitektur

  • Hardwarebeschreibungssprachen

  • FPGA-Entwicklung

Bearbeitungszustand:
Die Arbeit ist noch offen.

Autonomes Fahren — Personendetektion (HLS-HOG)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de
Beschreibung der Arbeit:
Autonomes Fahren, d.h. das rechnergestütze Führen von Kfz durch den Straßenverkehr ist eine der wichtigsten Aufgaben in den nächsten Jahren. Hierbei ist es elementar Fußgänger zu erkennen, damit durch autonome Kfz niemand zu Schaden kommt. Hierfür hat sich beispielsweise der HoG Algorithmus bewährt, welcher diese Aufgabe sicher bewältigt. Aufgrund der Rechenintensität des Algorithmus ist jedoch eine Beschleunigung auf Hardware (bspw. mit FPGAs) notwendig. Da jedoch die Entwicklung einer eigenen Architektur mit VHDL ein komplexe Aufgabe ist, soll hier die High-Level-Synthese mit verschiedenen Tools untersucht werden. Dabei kann der Algorithmus in C/C++ geschrieben werden und toolgestützt ohne VHDL-Kenntnisse auf FPGA abgebildet werden. Ziel dieser Arbeit ist somit die Umsetzung des HoG Algorithmus auf einem FPGA mit High-Level Synthese Tools verschiedener Hersteller.
Ausrichtung:
  • Konzeption: 20%

  • Implementierung: 50%

  • Evaluation: 30%

Bearbeitungszustand:
Die Arbeit ist noch offen.

Bestimmung des Energieverbrauchs von Ultra-Low-Power Prozessoren für autonomes Fahren

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Für das autonome Fahren werden Rechnerarchitekturen benötigt, die eine hohe Rechenleistung für Algorithmen aus der Sensorverarbeitung und der künstlichen Intelligenz aufweisen. Allerdings stellt die Umgebung im Automobil zusätzliche Anforderungen an die Hardware. In der Arbeit geht es darum, den Energiebedarf für unterschiedliche Ultra-Low-Power Prozessoren simulativ abzuschätzen und den bezüglich des Energieverbrauchs optimalen Prozessor für bestimmte Algorithmen zu finden. Hierzu können Werkzeuge, wie McPAT (Multicore Power, Area and Timing) verwendet werden, die eine solche Analyse ermöglichen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse der Rechnerarchitektur
  • Grundverständnis der Rechnersimulation

Bearbeitungszustand:
Die Arbeit ist noch offen.

Cache-Kohärenz für on-chip Busse (COB)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Um die Programmierung von heterogenen Rechensystemen zu vereinfachen, existieren verschiedene Standards, welche eine Cache-Kohärenz zwischen unterschiedlichen Beschleunigerkernen fordern. Ziel dieser Arbeit ist die Analyse des AXI-Cache-Kohärenz-Protokolls (ACE) und dessen Benchmarking auf FPGA-SoC (bspw. Xilinx Zynq). Ein praktisches Beispiel unter Nutzung von Acceleratoren soll umgesetzt werden.
Konzeption: 30%
Implementierung: 50%
Evaluierung: 20%
Bearbeitungszustand:
Die Arbeit ist noch offen.

Comparison between the microarchitectural configurability of Sniper and gem5

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
There are multiple different approaches to simulate processor architectures and determine certain nonfunctional properties. The gem5 simulator allows to configure the microarchitecture to conform to real processors and provides a cycle accurate simulation for the given configuration. On the other hand, the Sniper simulator only supports x86 processors but uses interval simulation to increase the simulation performance. In this thesis, a comparison of the two simulators in terms of configurability should be done.
Bearbeitungszustand:
Die Arbeit ist noch offen.

DeepLearning für FPGAs (HSACuDNN)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen.
Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Für die Generierung der Architektur innerhalb des FPGAs wurde ein High-Level-Synthese-Tool (HLS) vom Lehrstuhl entwickelt um aus modernen parallelen Programmiersprachen (OpenCL, Cuda, C++AMP) Hardware zu generieren. So ist es möglich DeepLearning Anwendungen auch auf dem FPGA auszuführen. Aktuelle Frameworks (wie bspw. Tensorflow) nutzen bei der Abbildung auf Hardware (im speziellen Grafikkarten) jedoch proprietäre Bibliotheken (wie CuDNN). Da die Bibliotheken nicht offen zur Verfügung stehen, gestaltet siuch die Abbildung auf FPGAs (trotz HLS-Tools) schwierig. Deshalb soll mit dieser Arbeit eine IP-Bliothek für FPGAs entstehen, für das Lernen und die Inference von neuronalen Netzen um diese anschließend mit dem genannten HLS-Tool zu verbinden.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Dividierer-Algorithmen für Redundante Zahlendarstellungen

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Knödtel, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27004, E-Mail: johannes.knoedtel@fau.de

Beschreibung der Arbeit:
Redundante Zahlendarstellungen haben komplexitätstechnisch (Fläche,
Geschwindigkeit) Vorteile gegenüber der regulären binären Darstellung, z.B.
ist eine Addition in O(1) Gatterlaufzeiten möglich. Um den Funktionsumfang der ALU unseres
Forschungsprojekts zu vervollständigen, soll ein Dividerer-Algorithmus,
basierend auf bestehenden funktionalen Blöcken, implementiert und evaluiert werden.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Efficient Implementation of Matrix-Matrix Multiplication for Contemporary Multi-Core Processors

Art der Arbeit:
Bachelor Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Beschreibung der Arbeit:
The goal of this work is to devise an optimized implementation of the (small) matrix-matrix multiplication for contemporary multi-core processors. Matrix-matrix multiplication is the performance-critical component in many deep learning applications. The student is supposed to start with a naive matrix-matrix multiplication implementation in C and iteratively apply optimizations, such as SIMD vectorization and cache blocking, to improve the implementation’s performance.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Einheitlicher Adressraum für Near-Memory-Beschleuniger

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Für die Programmierung heterogener Systeme sind Ansätze entwickelt worden, die einen globalen Adressraum vorrausetzen. Erweitert man diese Prinzipien auf Near-Memory-Computing, so ist eine sogenannte IO-MMU (also eine MMU für die Ein- und Ausgabe) notwendig. Ziel dieser Arbeit ist für den RISC-V Prozessor eine solche IO-MMU bereit zu stellen.
Konzeption: 40%
Implementierung: 50%
Evaluation: 10%
Bearbeitungszustand:
Die Arbeit ist noch offen.

Emulation von HSA-Hardware (HSAEMU)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen.
Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Da die FPGA-Karten jedoch relativ kostenintensiv sind, ist es insbesondere für die Analyse ob und inwieweit eine Anwendung von einem FPGA profitieren kannn, nicht sinnvoll diesen Test direkt auf der echten Hardware durchzuführen. Aus diesem Grund, soll es mit Hilfe einer Simulationsumgebung für jeden (OpenSource) möglich sein, die eigene Anwendung zu analysieren ob sich eine Beschleunigung mittels HSA und FPGAs lohnt. Die Arbeit beschäftigt sich mit der Konzeption einer solchen Umgebung und mit der prototypischen Umsetzung.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Energieanalyse auf Instruktionsebene für eingebettete Prozessoren (EnergieInstr)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de
Beschreibung der Arbeit:
Insbesondere in eingebetteten Systemen spielt eine geringe Energieaufnahme eine sehr wichtige Rolle. Dabei kommt es nicht nur auf gute Architekturen, sondern auch auf eine geschickte Programmierung an. Am Lehrstuhl wurde deswegen eine Methodik entwickelt, welche es ermöglicht, für eingebettete Prozessoren die zu erwartende Ernergieaufnahme auf Instruktionsebene zu simulieren. Dieser Simulator soll nun hinsichtlich wichtiger Elemente erweitert werden, wie beispielsweise Cache-Verhalten, FPU, Sprungverhalten und Busstruktur.
Ausrichtung:
  • 30% Grundlagen

  • 50% Programmierung

  • 20% Praktische Analyse

Bearbeitungszustand:
Die Arbeit ist noch offen.

Entwicklung einer austauschbaren Cacheimplementierung zum Einsatz in Emulationen

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Die Evaluationen unterschiedlicher Caches eingebetteter Prozessoren ist bislang schwierig. Für die Evaluation im Umfeld von Fahrerassistenzsystemen soll dafür ein generisches Simulationsmodul entwickelt werden, das während der laufenden Simulation zwischen unterschiedlichen Caches umschalten kann (oder Caches sogar komplett deaktiviert). Dieses soll kompatibel mit gängigen Open-Source-Simulatoren sein und für die Beurteilung von heterogenen Systemen für zukünftige autonome Fahrzeuge zum Einsatz kommen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse der Rechnerarchitektur
  • Grundkenntnisse in C++

Bearbeitungszustand:
Die Arbeit ist noch offen.

Erstellung eines Frameworks zur automatischen Energieanalyse eines Out-of-Order-Prozessors

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Demel, Carsten
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 20208, Fax +49 9131 85 27912, E-Mail: carsten.demel@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Auch in Bereichen, wie Automotive, in denen vormals stark auf vorhersagbare Prozessorarchitekturen gesetzt wurde, finden komplexere Hardwarearchitekturen mit Out-of-Order-Prozessoren zunehmend Einzug. Ein Grund hierfür ist beispielsweise die zunehmende Automatisierung des Fahrzeugs. Für die am Lehrstuhl laufende Forschungstätigkeit, die eine Vorhersage solcher Systeme mittels Deep Learning als Ziel hat, soll ein Framework zur Erstellung von Anlerndaten geschaffen werden. Hierzu sollen automatisiert Benchmarks auf einer realen Plattform bare-metal ausgeführt und deren Zeit und Energie gemessen werden.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Systemnahe Programmierung
  • Hardwareverständnis

Bearbeitungszustand:
Die Arbeit ist noch offen.

Evaluation der Laufzeitabschätzung des Minor- und O3-Modells von gem5 im Vergleich mit realer ARM-Hardware

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de
Beschreibung der Arbeit:
Im Zuge der Arbeit soll die Güte der Laufzeitabschätzung der Prozessorsimulationsmodelle von gem5 bewertet werden. Hierzu soll das Modell der InOrder-Pipeline (Minor-Modell) mit einem realen ARM Cortex-A53 verglichen werden, der eine solche implementiert. Des Weiteren soll das Modell der Out-Of-Order-Pipeline (O3-Modell) einem realen ARM Cortex-A57 gegenübergestellt werden.
Teil der Arbeit ist zudem das Finden sinnvoller Benchmarks und die Ausmessung von Peripherie- und Speicherlatenzen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkentnisse Rechnerarchitektur
  • C/C++-Kentnisse

Bearbeitungszustand:
Die Arbeit ist noch offen.

GPU auf FPGA (GPUonFPGA)

Art der Arbeit:
Diplom-/Master-/Projektarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Heterogene Systeme gewinnen heutzutage zunehmend an Bedeutung, da diese eine sehr viel bessere Performance pro Watt bieten als konventionelle, homogen aufgebaute parallele Rechensysteme.
Dabei sind in Zukunft jedoch nicht nur GPUs sondern auch FPGAs ein wichtiger Bestandteil, sowohl im HPC wie auch im embedded Bereich.
Applikationsspezifische Schaltungen
erzielen dabei die größte Performance, sind jedoch nicht so flexibel einsetzbar wie GPUs. Aus diesem Grund können auf FPGAs auch GPU-ähnliche Beschleuniger eingesetzt werden, um das Beste aus beiden Welten zu verbinden. Eine solche Implementierung ist die sogenannte FGPU [1], die als Open Source Beschreibung verfügbar ist. Ziel dieser Arbeit ist das Evaluieren und Integrieren dieses Beschleunigers in ein bestehendes heterogenenes System auf Basis der Heterogeneous System Architecture
(HSA) Foundation [2].
1 (https://github.com/malkadi/FGPU)
2 (http://www.hsafoundation.com/)
Bearbeitungszustand:
Die Arbeit ist noch offen.

High-Level-Synthesis für HSA (HSAHLS)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Mit der HSAF (Heterogeneous System Architecture Foundation) wurde ein Standard von AMD, ARM, Qualcomm und anderen geschaffen um zukünftig heterogene Rechnersysteme flexibel aufzubauen und programmieren zu können. Der Lehrstuhl ist hierbei Mitglied in der HSAF und kann entscheidend Einfluss auf zukünftige Rechnermodelle nehmen.
Als Demonstrator wurde hierbei ein PC-System aufgebaut, in dem ein FPGA zur Beschleunigung von rechenintensiven Tasks eingesetzt wird. Für die Generierung der Architektur innerhalb des FPGAs wurde ein High-Level-Synthese-Tool (HLS) vom Lehrstuhl entwickelt um aus modernen parallelen Programmiersprachen (OpenCL, Cuda, C++AMP) Hardware zu generieren. Zum jetzigen Zeitpunkt sind jedoch noch nicht alle Befehle umgesetzt. Ferner besteht noch Optimierungsbedarf bei der Generierung der HW-Ressourcen. Aus diesem Grund soll das genannte HLS Tool um weitere Befehle erweitert werden. Ferner soll evaluiert werden, mit welchen Architektur-Eigenschaften sich eine weitere Beschleunigung erzielen lässt.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Implementierung einer Load/Store-Queue für ReRAM-basierte Registerfiles

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Knödtel, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27004, E-Mail: johannes.knoedtel@fau.de

Beschreibung der Arbeit:
Nicht-flüchtige Speicherelemente haben meist den Nachteil, dass Sie langsamer
als ihre flüchtigen Gegenstücke sind, haben aber den Vorteil, dass auch ohne
Spannungsversorgung der Zustand der Schaltung erhalten bleibt. Um derartige
Technologien sinnvoll in Registerfiles regulärer CPUs einsetzen zu können
müssen Vorkehrungen getroffen werden um diesen Nachteil auszugleichen. Hierzu
soll eine Load/Store-Queue implementiert und evaluiert werden, welche die
Zugriffe puffert und so Latenzen versteckt.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Implementierung eines Benchmarking-Frameworks für Multi- und Many-Core CPUs

Art der Arbeit:
Master Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Beschreibung der Arbeit:
Ziel ist es, ein Framework für automatisierte Messungen zu erstellen, das u.a. folgende wichtige Merkmale eines Prozessors erfasst: Instruktionsdurchsatz und -latenz; Cache- und Speicherbandbreiten und -latenzen; Bandbreite in Abhängigkeit verschiedener Speicherzugriffsmuster; Performance für wichtige Benchmarks (HPCG, HPL, Graph500).
Konzept und Prototyp des Benchmarking-Frameworks existieren bereits. Ziel der Arbeit ist es, eine saubere Implementierung zu erstellen und zu testen.
Bearbeitungszustand:
Die Arbeit ist noch offen.

Near-Memory-Computing for HBM (NMC-HBM)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Beschreibung der Arbeit:
Near-Memory-Computing ist die Durchführung von Berechnungen nahe dem Speicher. Solch ein System soll in einem FPGA abgebildet und praktisch erprobt werden. Hierfür ist ein kleiner (!!!) eigener Prozessor zu entwickeln und an ein Speichersystem anzubinden.
Literatur: 20%
Konzeption: 20%
Implementierung: 50%
Evaluierung: 10%
Bearbeitungszustand:
Die Arbeit ist noch offen.

PCI-Express Interface für FPGA-Beschleuniger (FPGAPCIe)

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Holzinger, Philipp
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27010, Fax +49 9131 85 27912, E-Mail: philipp.holzinger@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Für heterogenes Rechnen wird derzeit, aus Gründen der Energieeffizienz, häufig auf FPGAs zurückgegriffen. Um einen schnellen Datenaustauschen zwischen Host-PC und FPGA-Beschleuniger zu gewährleisten, ist die Nutzung von PCIe notwendig. Das Ziel dieser Arbeit besteht in der Portierung eines bereits vorhandenen PCIe-Cores auf eine neue FPGA-Technologie inklusiver der Anpassung des entsprechenden Treibers.
Konzeption: 10%
Implementierung: 70%
Evaluation: 20%
Bearbeitungszustand:
Die Arbeit ist noch offen.

Untersuchung des NEC Aurora TSUBASA Vektorprozessors

Art der Arbeit:
Master Thesis
Betreuer:
Hofmann, Johannes
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27913, Fax +49 9131 85 27912, E-Mail: johannes.hofmann@fau.de
Beschreibung der Arbeit:
In der Arbeit soll das Performance- und Energieverhalten der neuen NEC Aurora TSUBASA Architektur (https://www.nec.com/en/global/solutions/hpc/sx/vector_engine.html) mit Hilfe verschiedener, zum Teil während der Arbeit entwickelter, Benchmarks untersucht werden.
Empfohlene Vorraussetzungen: Gute Linux- und C-Kenntnisse, Aufbau von Rechnerarchitekturen (z.B. VL GRa oder RA), Erfahrung mit Benchmarking (z.B. RA-RÜ, PTfS, SoCuPra)
Schlagwörter:
Performance, Modeling, NEC, TSUBASA
Bearbeitungszustand:
Die Arbeit ist noch offen.

Vergleich eines simulierten gem5-Modells der RISC-V-Architektur gegenüber einer Simulation auf RTL-Ebene

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Aufgrund der offenen Natur der RISC-V-Architektur besteht die Möglichkeit, Details eines Prozessors zu evaluieren, auf die normalerweise kein Zugriff besteht. Dieses Wissen kann bereits vorab genutzt werden, um Simulationen der Hardware mit unterschiedlichen Konfigurationen durchzuführen. Ziel der Arbeit ist es, diese Simulationen zu erstellen und diese der realen Hardware (implementiert auf einem FPGA) gegenüber zu stellen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse Rechnerarchitektur
  • Grundkenntnisse FPGA-Entwicklung

Bearbeitungszustand:
Die Arbeit ist noch offen.

Vergleich unterschiedlicher Ansätze zur Codeanalyse zur Anwendung in Simulationsumgebungen

Art der Arbeit:
Studien-/Bachelor-/Diplom-/Masterarbeit
Betreuer:
Rachuj, Sebastian
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27612, Fax +49 9131 85 27912, E-Mail: sebastian.rachuj@fau.de

Reichenbach, Marc
Lehrstuhl für Informatik 3 (Rechnerarchitektur)
Telefon +49 9131 85 27915, Fax +49 9131 85 27912, E-Mail: marc.reichenbach@fau.de

Beschreibung der Arbeit:
Um mithilfe des mechanistischen Modelles nichtfunktionale Eigenschaften (Laufzeit, Energie) bestimmen zu können, werden unterschiedliche Informationen aus dem Code extrahiert. Dies kann sowohl offline, also statisch auf dem Assemblercode, oder auch online also während der Durchführung der Simulation geschehen. Ziel der Arbeit ist es, einen Vergleich der beiden Ansätze durchzuführen.
Vorausgesetzte Vorlesungen bzw. Kenntnisse:
  • Grundkenntnisse Rechnerarchitektur
  • Grundkenntnisse Assembler

Bearbeitungszustand:
Die Arbeit ist noch offen.