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CPU-Design (CPU)

Sommersemester 2019

Lecture Information

CPU Entwurf mit VHDL

Lecturers

Details

Time and place:

  • Tue 10:15-11:45, Room 00.152-113
  • Fri 10:15-11:45, Room 00.152-113

Fields of study

  • WPF INF-BA-V-RA 456 (ECTS-Credits: 2,5)
  • WPF INF-MA 1234 (ECTS-Credits: 2,5)
  • WPF INF-LAG 1234567 (ECTS-Credits: 2,5)
  • WF CE-MA 123 (ECTS-Credits: 2,5)
  • WPF IuK-MA-ES 1234 (ECTS-Credits: 2,5)

Übungen zu CPU Entwurf mit VHDL

Lecturers

Details

Time and place:

  • Mon 12:15-13:45, Room 02.153
  • Mon 14:15-15:45, Room 02.153
  • Tue 14:15-15:45, Room 02.153
  • Wed 14:15-15:45, Room 02.153

Fields of study

  • WPF INF-BA-V-RA 456 (ECTS-Credits: 2,5)
  • WPF INF-MA 1234 (ECTS-Credits: 2,5)
  • WPF INF-LAG 1234567 (ECTS-Credits: 2,5)
  • WPF INF-BA 3 (ECTS-Credits: 2,5)
  • WPF IuK-MA-ES 1234 (ECTS-Credits: 2,5)

Description

Die Komplexität moderner CPUs schreitet Jahr für Jahr voran. Selbst der Aufbau moderner Mikrocontrollern ist nur noch von Experten zu überblicken. Dabei kann bereits mit einfachen Grundstrukturen eine einfachen Prozessor aufgebaut werden. Diese Veranstaltung gibt ihnen die Möglichkeit die einzelnen Prozessorbestandteile besser verstehen zu lernen um Sie in die Lage zu versetzen Ihre eigene CPU zu entwerfen.

Vorlesung

In der Vorlesung wird aufbauend aus Kenntnissen der Rechnerarchitektur weiterführende CPU Designkonzepte vermittelt. Dabei werden zunächst ausgewählte Konzepte zum  Prozessoraufbau wiederholt und vertieft. Anhand einer einfachen RISC Architektur (MIPS) werden die Grundbestandteile (ALU, Registersatz, Sprunglogik …) im Detail beschrieben.  in Großteil der weiteren Kapitel wird sich mit speziellen Rechnerarithmetiken beschäftigen. Auch auf die Umsetzung zur CPU Performance-Steigerungen (Pipelining, Superskalarität, Caching) wird speziell eingegangen.

Übung

In der begleitenden Übung (je nach Variante 2 SWS/4 SWS) soll ein einfacher MIPS Prozessor in der Hardware Beschreibungssprache VHDL realisiert und mit Hilfe von  imulationsumgebungen auf Funktionalität getestet werden. Hierfür kann auf Grundschaltungen zurück gegriffen werden. Ziel ist es die Funktionalität des entworfenen Prozessor mit selbst entwickelten Programmen zu belegen. Für eine finale Umsetzung stehen FPGA Boards zur Verfügung.

Voraussetzungen

Für die Durchführung der Übung werden Grundkenntnisse in VHDL benötigt. Deshalb wird zum Beginn des Semesters ein spezielles Tutorium angeboten, welches eine Einführung in VHDL und FPGA Grundlagen bietet.

Kursvarianten

Die Veranstaltung kann in zwei Varianten gewählt werden. Die 5 ECTS Variante besteht aus 2 SWS Vorlesung und 2 SWS Übung. In der erweiterten 7,5 ECTS Version müssen 2 zusätzliche SWS an Übungen investiert werden. Hier soll der MIPS Prozessor noch um weitere Elemente zur Performance-Steigerung (Cache, Multi-Prozessoren) erweitert werden.

Zur Erlangung der ECTS ist eine mündliche Prüfung zu absolvieren. Die ECTS der Übung werden nach erfolgreicher Abgabe des Prozessor Designs erteilt.

Dr.-Ing. Marc Reichenbach

Konrad Häublein, M.Eng.